Strong Middle/Senior FPGA/DSP

Необхідні навички:

• Досвід 2+ роки реалізації DSP-алгоритмів для FPGA, ASIC або спеціалізованих DSP-процесорів

• Досвід роботи з алгоритмами для обробки радіосигналів (виявлення сигналів, визначення характеристик, демодуляція тощо)

• Досвід роботи з SDR трансиверами, зокрема реалізації DSP алгоритмів із використанням популярних SDR приймачів

• Досвід розробки цифрового дизайну для FPGA або ASIC

• Володіння мовами описання цифрових схем та верифікації Verilog / SystemVerilog

• Знання інтерфейсних шин, в т.ч. memory-mapped (Avalon, AXI-4) та streaming (AXI-S, Avalon-ST)

• Вміння працювати з timing constraints для FPGA та відлагоджувати проблеми, пов'язані з таймінгами

• Володіння MATLAB/Simulink (фокус на Signal Processing Toolbox, Fixed-point designer)

• Володіння Python не нижче рівня написання скриптів. Базове знання matplotlib, numpy, pandas.

• Впевнений користувач git, OS Linux, корпоративних інструментів (Jira, Confluence, Slack, тощо).